当前位置:首页  »  电气电子  »  SystemVerilog
SystemVerilog

SystemVerilog视频教程全集『免费下载』

主讲:
赵启林  
学校:
不详
类别:
电气电子
时间:
2015-09-23 18:13
教程简介:
SystemVerilog简称为SV语言,是一种相当新的语言,它建立在Verilog语言的基础上,是 IEEE 1364 Verilog-2001 标准的扩展增强,兼容Verilog 2001,并新近成为下一代硬件设..查看详细
标签:

SystemVerilog视频教程全集播放列表 :

SystemVerilog视频教程全集『免费下载』

热门视频教程推荐

最近更新视频教程

SystemVerilog视频教程简介:

SystemVerilog简称为SV语言,是一种相当新的语言,它建立在Verilog语言的基础上,是 IEEE 1364 Verilog-2001 标准的扩展增强,兼容Verilog 2001,并新近成为下一代硬件设计和验证的语言。
 
SystemVerilog结合了来自 Verilog、VHDL、C++的概念,还有验证平台语言和断言语言,也就是说,它将硬件描述语言(HDL)与现代的高层级验证语言(HVL)结合了起来。使其对于进行当今高度复杂的设计验证的验证工程师具有相当大的吸引力。
 
这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。它主要定位在芯片的实现和验证流程上。
SystemVerilog(SV)拥有芯片设计及验证工程师所需的全部结构,它集成了面向对象编程、动态线程和线程间通信等特性,作为一种工业标准语言,SV全面综合了RTL设计、测试平台、断言和覆盖率,为系统级的设计及验证提供强大的支持作用。
 
Systemverilog除了作为一种高层次,能进行抽象建模的语言被应用外,它的另一个显著特点是能够和芯片验证方法学结合在一起,即作为实现方法学的一种语言工具。使用验证方法学可以大大增强模块复用性、提高芯片开发效率,缩短开发周期。芯片验证方法学中比较著名的有:VMM、OVM、AVM和UVM等。

相关评论:

欢迎您来到大学生自学网,希望《SystemVerilog视频教程全集》对您有所帮助!

本站视频教程均从互联网搜索整理而来,本站不提供资源存储,也不参与录制、上传。如有侵权,请附上版权证明邮件告知,在收到邮件后第一时间内删除。邮箱: dxsbb#qq.com (#换为@)

Copyright © 2012-2017 大学生自学网